发表于：2006/6/12 15:42:00
#0楼
(Electromagnetic Interference)，有传导干扰和辐射干扰两种。传导干扰是指通过导电介质把一个电网络上的信号耦合（干扰）到另一个电网络。辐射干扰是指干扰源通过空间把其信号耦合（干扰）到另一个电网络。在高速PCB及系统设计中，高频信号线、集成电路的引脚、各类接插件等都可能成为具有天线特性的辐射干扰源，能发射电磁波并影响其他系统或本系统内其他子系统的正常工作。
自从电子系统降噪技术在70年代中期出现以来，主要由于美国联邦通讯委员会在1990年和欧盟在1992提出了对商业数码产品的有关规章，这些规章要求各个公司确保它们的产品符合严格的磁化系数和发射准则。符合这些规章的产品称为具有电磁兼容性EMC（Electromagnetic Compatibility）。
什么是信号完整性(signal integrity)?
信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。差的信号完整性不是由某一单一因素导致的，而是板级设计中多种因素共同引起的。主要的信号完整性问题包括反射、振荡、地弹、串扰等。 常见信号完整性问题及解决方法
问题 可能原因 解决方法 其他解决方法
过大的上冲 终端阻抗不匹配 终端端接 使用上升时间缓慢的驱动源
直流电压电平不好线上负载过大 以交流负载替换直流负载 在接收端端接，重新布线或检查地平面
过大的串扰 线间耦合过大 使用上升时间缓慢的发送驱动器 使用能提供更大驱动电流的驱动源
时延太大 传输线距离太长 替换或重新布线, 检查串行端接 使用阻抗匹配的驱动源, 变更布线策略
振荡 阻抗不匹配 在发送端串接阻尼电阻
什么是反射(reflection)?
反射就是在传输线上的回波。信号功率(电压和电流)的一部分传输到线上并达到负载处，但是有一部分被反射了。如果源端与负载端具有相同的阻抗，反射就不会发生了。
源端与负载端阻抗不匹配会引起线上反射，负载将一部分电压反射回源端。如果负载阻抗小于源阻抗，反射电压为负，反之，如果负载阻抗大于源阻抗，反射电压为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素的变化均会导致此类反射。
什么是串扰(crosstalk)?
串扰是两条信号线之间的耦合，信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。
什么是过冲(overshoot)和下冲(undershoot)?
过冲就是第一个峰值或谷值超过设定电压——对于上升沿是指最高电压而对于下降沿是指最低电压。下冲是指下一个谷值或峰值。过分的过冲能够引起保护二极管工作，导致过早地失效。过分的下冲能够引起假的时钟或数据错误(误操作)。
什么是振荡(ringing)和 环绕振荡（rounding）?
振荡的现象是反复出现过冲和下冲。信号的振荡和环绕振荡由线上过度的电感和电容引起，振荡属于欠阻尼状态而环绕振荡属于过阻尼状态。信号完整性问题通常发生在周期信号中，如时钟等，振荡和环绕振荡同反射一样也是由多种因素引起的，振荡可以通过适当的端接予以减小，但是不可能完全消除。
什么是地电平面反弹噪声和回流噪声?
在电路中有大的电流涌动时会引起地平面反弹噪声（简称为地弹），如大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面（0V）上产生电压的波动和变化，这个噪声会影响其它元器件的动作。负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会导致地弹的增大。
由于地电平面（包括电源和地）分割，例如地层被分割为数字地、模拟地、屏蔽地等，当数字信号走到模拟地线区域时，就会产生地平面回流噪声。同样电源层也可能会被分割为2.5V，3.3V，5V等。所以在多电压PCB设计中，地电平面的反弹噪声和回流噪声需要特别关心。
在时域(time domain)和频域(frequency domain)之间有什么不同?
时域(time domain)是以时间为基准的电压或电流的变化的过程，可以用示波器观察到。它通常用于找出管脚到管脚的延时(delays)、偏移(skew)、过冲(overshoot)、、下冲(undershoot)以及建立时间(settling times)。
频域(frequency domain)是以频率为基准的电压或电流的变化的过程，可以用频谱分析仪观察到。它通常用于波形与FCC和其它EMI控制限制之间的比较。
什么是阻抗(impedance)?
阻抗是传输线上输入电压对输入电流的比率值(Z0=V/I)。当一个源送出一个信号到线上，它将阻碍它驱动，直到2*TD时，源并没有看到它的改变，在这里TD是线的延时(delay)。
什么是建立时间(settling time)?
建立时间就是对于一个振荡的信号稳定到指定的最终值所需要的时间。
什么是管脚到管脚(pin-to-pin)的延时(delay)?
管脚到管脚延时是指在驱动器端状态的改变到接收器端状态的改变之间的时间。这些改变通常发生在给定电压的50%，最小延时发生在当输出第一个越过给定的阈值(threshold)，最大延时发生在当输出最后一个越过电压阈值(threshold) ，测量所有这些情况。
什么是偏移(skew)?
信号的偏移是对于同一个网络到达不同的接收器端之间的时间偏差。偏移还被用于在逻辑门上时钟和数据达到的时间偏差。
什么是斜率(slew rate)?
Slew rate就是边沿斜率(一个信号的电压有关的时间改变的比率)。I/O 的技术规范 (如PCI)状态在两个电压之间，这就是斜率(slew rate)，它是可以测量的。
什么是静态线(quiescent line)?
在当前的时钟周期内它不出现切换。另外也被称为 "stuck-at" 线或static线。串扰(Crosstalk)能够引起一个静态线在时钟周期内出现切换。
什么是假时钟(false clocking)?
假时钟是指时钟越过阈值(threshold)无意识地改变了状态(有时在VIL 或VIH之间)。通常由于过分的下冲(undershoot)或串扰(crosstalk)引起。
什么是IBIS模型?
IBIS（Input/Output Buffer Information Specification）模型是一种基于V/I曲线的对I/O BUFFER快速准 确建模的方法，是反映芯片驱动和接收电气特性的一种国际标准，它提供一种标准的文件格式来记录如驱动源输出阻抗、上升/下降时间及输入负载等参数，非常适合做振荡和串扰等高频效应的计算与仿真。
IBIS规范最初由一个被称为IBIS开放论坛的工业组织编写，这个组织是由一些EDA厂商、计算机制造商、半导体厂商和大学组成的。IBIS的版本发布情况为：1993年4月第一次推出Version1.0版，同年6月经修改后发布了Version1.1版，1994年6月在San Diego通过了Version2.0版，同年12月升级为Version2.1版，1995年12 月其Version2.1版成为ANSI/EIA-656标准，1997年6月发布了Version3.0版，同年9月被接纳为IEC 62012-1 标准，1998年升级为Version3.1版，1999年1月推出了当前最新的版本Version3.2版。
IBIS本身只是一种文件格式，它说明在一标准的IBIS文件中如何记录一个芯片的驱动器和接收器的不同参数，但并不说明这些被记录的参数如何使用，这些参数需要由使用IBIS模型的仿真工具来读取。欲使用IBIS进行实际的仿真，需要先完成以下四件工作：
（1）获取有关芯片驱动器和接收器的原始信息源；
（2）获取一种将原始数据转换为IBIS格式的方法；
（3）提供用于仿真的可被计算机识别的布局布线信息；
（4）提供一种能够读取IBIS和布局布线格式并能够进行分析计算的软件工具。
IBIS是一种简单直观的文件格式，很适合用于类似于Spice（但不是Spice，因为IBIS文件格式不能直接被Spice工具读取）的电路仿真工具。它提供驱动器和接收器的行为描述，但不泄漏电路内部构造的知识产权细节。换句话说，销售商可以用IBIS模型来说明它们最新的门级设计工作，而不会给其竞争对手透露过多的产品信息。并且，因为IBIS是一个简单的模型，当做简单的带负载仿真时，比相应的全Spice三极管级模型仿真要节省10～15倍的计算量。
IBIS提供两条完整的V－I曲线分别代表驱动器为高电平和低电平状态，以及在确定的转换速度下状态转换的曲线。V－I曲线的作用在于为IBIS提供保护二极管、TTL图腾柱驱动源和射极跟随输出等非线性效应的建模能力。
由上可知，IBIS模型的优点可以概括为：
v在I/O非线性方面能够提供准确的模型，同时考虑了封装的寄生参数与ESD结构；
v提供比结构化的方法更快的仿真速度；
v可用于系统板级或多板信号完整性分析仿真。可用IBIS模型分析的信号完整性问题包括：串扰、反 射、振荡、上冲、下冲、不匹配阻抗、传输线分析、拓扑结构分析。IBIS尤其能够对高速振荡和串扰进行准确精细的仿真，它可用于检测最坏情况的上升时间条件下的信号行为及一些用物理测试无法解决的情况；
v模型可以免费从半导体厂商处获取，用户无需对模型付额外开销；
v兼容工业界广泛的仿真平台。
当然，IBIS不是完美的，它也存在以下缺点：
v许多芯片厂商缺乏对IBIS模型的支持。而缺乏IBIS模型，IBIS工具就无法工作。虽然IBIS文件可以手工创建或通过Spice模型自动转换，但是如果无法从厂家得到最小上升时间参数，任何转换工具都无能为力
vIBIS不能理想地处理上升时间受控的驱动器类型的电路，特别是那些包含复杂反馈的电路；
v IBIS缺乏对地弹噪声的建模能力。IBIS模型2.1版包含了描述不同管脚组合的互感，从这里可以提取一些非常有用的地弹信息。它不工作的原因在于建模方式，当输出由高电平向低电平跳变时，大的地弹电压可以改变输出驱动器的行为。
什么是SPICE模型?
SPICE（Simulation Program with Integrated Circuit Emphasis）。
IBIS模型与SPICE模型的比较
SPICE IBIS
精度 精确 好
高频设计支持 可达几至几十GHz级 适合于1GHz以下
地弹及回流建模支持 支持 不支持
目标 IC设计、系统设计 系统设计
目标电路 模拟 数字
模型级别 晶体管和二极管 I/O、I/V和V/T
计算速度/计算量 慢/大 快/小
支持 IC厂家、SPICE厂家、仿真器厂家 IC和仿真器厂家
版本 Ph.D. thesis, 1972;SPICE 2G6, 1984 1.0 1993;3.0 1997
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自从电子系统降噪技术在70年代中期出现以来，主要由于美国联邦通讯委员会在1990年和欧盟在1992提出了对商业数码产品的有关规章，这些规章要求各个公司确保它们的产品符合严格的磁化系数和发射准则。符合这些规章的产品称为具有电磁兼容性EMC（Electromagnetic Compatibility）。
什么是信号完整性(signal integrity)?
信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。差的信号完整性不是由某一单一因素导致的，而是板级设计中多种因素共同引起的。主要的信号完整性问题包括反射、振荡、地弹、串扰等。 常见信号完整性问题及解决方法
问题 可能原因 解决方法 其他解决方法
过大的上冲 终端阻抗不匹配 终端端接 使用上升时间缓慢的驱动源
直流电压电平不好线上负载过大 以交流负载替换直流负载 在接收端端接，重新布线或检查地平面
过大的串扰 线间耦合过大 使用上升时间缓慢的发送驱动器 使用能提供更大驱动电流的驱动源
时延太大 传输线距离太长 替换或重新布线, 检查串行端接 使用阻抗匹配的驱动源, 变更布线策略
振荡 阻抗不匹配 在发送端串接阻尼电阻
什么是反射(reflection)?
反射就是在传输线上的回波。信号功率(电压和电流)的一部分传输到线上并达到负载处，但是有一部分被反射了。如果源端与负载端具有相同的阻抗，反射就不会发生了。
源端与负载端阻抗不匹配会引起线上反射，负载将一部分电压反射回源端。如果负载阻抗小于源阻抗，反射电压为负，反之，如果负载阻抗大于源阻抗，反射电压为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素的变化均会导致此类反射。
什么是串扰(crosstalk)?
串扰是两条信号线之间的耦合，信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。
什么是过冲(overshoot)和下冲(undershoot)?
过冲就是第一个峰值或谷值超过设定电压——对于上升沿是指最高电压而对于下降沿是指最低电压。下冲是指下一个谷值或峰值。过分的过冲能够引起保护二极管工作，导致过早地失效。过分的下冲能够引起假的时钟或数据错误(误操作)。
什么是振荡(ringing)和 环绕振荡（rounding）?
振荡的现象是反复出现过冲和下冲。信号的振荡和环绕振荡由线上过度的电感和电容引起，振荡属于欠阻尼状态而环绕振荡属于过阻尼状态。信号完整性问题通常发生在周期信号中，如时钟等，振荡和环绕振荡同反射一样也是由多种因素引起的，振荡可以通过适当的端接予以减小，但是不可能完全消除。
什么是地电平面反弹噪声和回流噪声?
在电路中有大的电流涌动时会引起地平面反弹噪声（简称为地弹），如大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面（0V）上产生电压的波动和变化，这个噪声会影响其它元器件的动作。负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会导致地弹的增大。
由于地电平面（包括电源和地）分割，例如地层被分割为数字地、模拟地、屏蔽地等，当数字信号走到模拟地线区域时，就会产生地平面回流噪声。同样电源层也可能会被分割为2.5V，3.3V，5V等。所以在多电压PCB设计中，地电平面的反弹噪声和回流噪声需要特别关心。
在时域(time domain)和频域(frequency domain)之间有什么不同?
时域(time domain)是以时间为基准的电压或电流的变化的过程，可以用示波器观察到。它通常用于找出管脚到管脚的延时(delays)、偏移(skew)、过冲(overshoot)、、下冲(undershoot)以及建立时间(settling times)。
频域(frequency domain)是以频率为基准的电压或电流的变化的过程，可以用频谱分析仪观察到。它通常用于波形与FCC和其它EMI控制限制之间的比较。
什么是阻抗(impedance)?
阻抗是传输线上输入电压对输入电流的比率值(Z0=V/I)。当一个源送出一个信号到线上，它将阻碍它驱动，直到2*TD时，源并没有看到它的改变，在这里TD是线的延时(delay)。
什么是建立时间(settling time)?
建立时间就是对于一个振荡的信号稳定到指定的最终值所需要的时间。
什么是管脚到管脚(pin-to-pin)的延时(delay)?
管脚到管脚延时是指在驱动器端状态的改变到接收器端状态的改变之间的时间。这些改变通常发生在给定电压的50%，最小延时发生在当输出第一个越过给定的阈值(threshold)，最大延时发生在当输出最后一个越过电压阈值(threshold) ，测量所有这些情况。
什么是偏移(skew)?
信号的偏移是对于同一个网络到达不同的接收器端之间的时间偏差。偏移还被用于在逻辑门上时钟和数据达到的时间偏差。
什么是斜率(slew rate)?
Slew rate就是边沿斜率(一个信号的电压有关的时间改变的比率)。I/O 的技术规范 (如PCI)状态在两个电压之间，这就是斜率(slew rate)，它是可以测量的。
什么是静态线(quiescent line)?
在当前的时钟周期内它不出现切换。另外也被称为 "stuck-at" 线或static线。串扰(Crosstalk)能够引起一个静态线在时钟周期内出现切换。
什么是假时钟(false clocking)?
假时钟是指时钟越过阈值(threshold)无意识地改变了状态(有时在VIL 或VIH之间)。通常由于过分的下冲(undershoot)或串扰(crosstalk)引起。
什么是IBIS模型?
IBIS（Input/Output Buffer Information Specification）模型是一种基于V/I曲线的对I/O BUFFER快速准 确建模的方法，是反映芯片驱动和接收电气特性的一种国际标准，它提供一种标准的文件格式来记录如驱动源输出阻抗、上升/下降时间及输入负载等参数，非常适合做振荡和串扰等高频效应的计算与仿真。
IBIS规范最初由一个被称为IBIS开放论坛的工业组织编写，这个组织是由一些EDA厂商、计算机制造商、半导体厂商和大学组成的。IBIS的版本发布情况为：1993年4月第一次推出Version1.0版，同年6月经修改后发布了Version1.1版，1994年6月在San Diego通过了Version2.0版，同年12月升级为Version2.1版，1995年12 月其Version2.1版成为ANSI/EIA-656标准，1997年6月发布了Version3.0版，同年9月被接纳为IEC 62012-1 标准，1998年升级为Version3.1版，1999年1月推出了当前最新的版本Version3.2版。
IBIS本身只是一种文件格式，它说明在一标准的IBIS文件中如何记录一个芯片的驱动器和接收器的不同参数，但并不说明这些被记录的参数如何使用，这些参数需要由使用IBIS模型的仿真工具来读取。欲使用IBIS进行实际的仿真，需要先完成以下四件工作：
（1）获取有关芯片驱动器和接收器的原始信息源；
（2）获取一种将原始数据转换为IBIS格式的方法；
（3）提供用于仿真的可被计算机识别的布局布线信息；
（4）提供一种能够读取IBIS和布局布线格式并能够进行分析计算的软件工具。
IBIS是一种简单直观的文件格式，很适合用于类似于Spice（但不是Spice，因为IBIS文件格式不能直接被Spice工具读取）的电路仿真工具。它提供驱动器和接收器的行为描述，但不泄漏电路内部构造的知识产权细节。换句话说，销售商可以用IBIS模型来说明它们最新的门级设计工作，而不会给其竞争对手透露过多的产品信息。并且，因为IBIS是一个简单的模型，当做简单的带负载仿真时，比相应的全Spice三极管级模型仿真要节省10～15倍的计算量。
IBIS提供两条完整的V－I曲线分别代表驱动器为高电平和低电平状态，以及在确定的转换速度下状态转换的曲线。V－I曲线的作用在于为IBIS提供保护二极管、TTL图腾柱驱动源和射极跟随输出等非线性效应的建模能力。
由上可知，IBIS模型的优点可以概括为：
v在I/O非线性方面能够提供准确的模型，同时考虑了封装的寄生参数与ESD结构；
v提供比结构化的方法更快的仿真速度；
v可用于系统板级或多板信号完整性分析仿真。可用IBIS模型分析的信号完整性问题包括：串扰、反 射、振荡、上冲、下冲、不匹配阻抗、传输线分析、拓扑结构分析。IBIS尤其能够对高速振荡和串扰进行准确精细的仿真，它可用于检测最坏情况的上升时间条件下的信号行为及一些用物理测试无法解决的情况；
v模型可以免费从半导体厂商处获取，用户无需对模型付额外开销；
v兼容工业界广泛的仿真平台。
当然，IBIS不是完美的，它也存在以下缺点：
v许多芯片厂商缺乏对IBIS模型的支持。而缺乏IBIS模型，IBIS工具就无法工作。虽然IBIS文件可以手工创建或通过Spice模型自动转换，但是如果无法从厂家得到最小上升时间参数，任何转换工具都无能为力
vIBIS不能理想地处理上升时间受控的驱动器类型的电路，特别是那些包含复杂反馈的电路；
v IBIS缺乏对地弹噪声的建模能力。IBIS模型2.1版包含了描述不同管脚组合的互感，从这里可以提取一些非常有用的地弹信息。它不工作的原因在于建模方式，当输出由高电平向低电平跳变时，大的地弹电压可以改变输出驱动器的行为。
什么是SPICE模型?
SPICE（Simulation Program with Integrated Circuit Emphasis）。
IBIS模型与SPICE模型的比较
SPICE IBIS
精度 精确 好
高频设计支持 可达几至几十GHz级 适合于1GHz以下
地弹及回流建模支持 支持 不支持
目标 IC设计、系统设计 系统设计
目标电路 模拟 数字
模型级别 晶体管和二极管 I/O、I/V和V/T
计算速度/计算量 慢/大 快/小
支持 IC厂家、SPICE厂家、仿真器厂家 IC和仿真器厂家
版本 Ph.D. thesis, 1972;SPICE 2G6, 1984 1.0 1993;3.0 1997
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