发表于:2010/11/18 11:30:49
#0楼
硬件和电路板设计检查点
这部分为电路板设计者提供技巧。
SPI 接口
ADSP-2126x 和 ADSP-21362/3/4/5/6 vs. ADSP-21367/8/9 和 ADSP-2137x SHARC 处理器的 SPI 引导接口
以上列出的 SHARC 处理器都支持从 SPI 存储设备进行引导装载。当配置为 SPI flash 启动时,它们能够从板上的 SPI 存储设备中进行应用程序镜像的引导装载。大多数常用的 SPI flash 设备在上电后执行第一条指令前都需要一个片选信号的下降沿。对于ADSP-2126x 和 ADSP-21362/3/4/5/6 的 SPI flash 片选需要 4.7KΩ 上拉电阻。因为没有内部上拉信号,这些处理器不能自动产生逻辑高/低转换,所以,在处理器驱动第一条指令之前,SPI flash 片选信号可能处于逻辑低(或者未定义)的状态。由于具有内部上拉电阻,ADSP-21367/8/9 和 ADSP-2137x 处理器不再需要上拉电阻就可以保证 SPI flash 引导装载操作过程中所需的下降沿。ST MicroelectronicsMP25P80 串行 flash 设备就是有此要求的设备之一。
MOSI 和 MISO
SPI 接口要求所有 MOSI 管脚和 MISO 管脚分别连接在一起。为了避免可能对管脚造成损坏,请检查是否有管脚被交换。MISO 与 MISO,MOSI 与 MOSI 相连接。如果外设管脚的名字是 DIN 或 DOUT,按照它们的主从功能进行连接。恰当的原理图信号名字可以避免混淆。
JTAG 设计和引导问题
大部分系统最初都设计了 JTAG 连接,这样原型和预生产单元可以通过 JTAG ICE(在线硬件仿真器)
进行测试和调试。这时,JTAG /TRST 信号(TAP reset)是由 ICE 驱动。然而,如果系统运行在由引导操作下的独立模式或 ICE 没有使用的时候,需将/TRST 信号接地。如果未将/TRST 接地,将导致运行时引导失败或内存访问失败。此外,因为 SHARC 处理器的该信号已有片上上拉电阻,不建议使用/TRST的下拉电阻。JTAG 系统设计指导请参考 Analog Device JTAG Emulation Technical Reference(EE-68)[1]。
东方迪码在公司成立六周年司庆之际,公司为了答谢和回馈业界新老客户多年来对东方迪码的各系列产品及服务的信赖和支持,公司于即日起至2010年11月31日推出仿真器免费维修和仿真器6折特惠促销活动。具体活动详情请致电010-59284700,欢迎新老客户来电咨询或访问网站www.eastdima.com 。
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SPI 接口
ADSP-2126x 和 ADSP-21362/3/4/5/6 vs. ADSP-21367/8/9 和 ADSP-2137x SHARC 处理器的 SPI 引导接口
以上列出的 SHARC 处理器都支持从 SPI 存储设备进行引导装载。当配置为 SPI flash 启动时,它们能够从板上的 SPI 存储设备中进行应用程序镜像的引导装载。大多数常用的 SPI flash 设备在上电后执行第一条指令前都需要一个片选信号的下降沿。对于ADSP-2126x 和 ADSP-21362/3/4/5/6 的 SPI flash 片选需要 4.7KΩ 上拉电阻。因为没有内部上拉信号,这些处理器不能自动产生逻辑高/低转换,所以,在处理器驱动第一条指令之前,SPI flash 片选信号可能处于逻辑低(或者未定义)的状态。由于具有内部上拉电阻,ADSP-21367/8/9 和 ADSP-2137x 处理器不再需要上拉电阻就可以保证 SPI flash 引导装载操作过程中所需的下降沿。ST MicroelectronicsMP25P80 串行 flash 设备就是有此要求的设备之一。
MOSI 和 MISO
SPI 接口要求所有 MOSI 管脚和 MISO 管脚分别连接在一起。为了避免可能对管脚造成损坏,请检查是否有管脚被交换。MISO 与 MISO,MOSI 与 MOSI 相连接。如果外设管脚的名字是 DIN 或 DOUT,按照它们的主从功能进行连接。恰当的原理图信号名字可以避免混淆。
JTAG 设计和引导问题
大部分系统最初都设计了 JTAG 连接,这样原型和预生产单元可以通过 JTAG ICE(在线硬件仿真器)
进行测试和调试。这时,JTAG /TRST 信号(TAP reset)是由 ICE 驱动。然而,如果系统运行在由引导操作下的独立模式或 ICE 没有使用的时候,需将/TRST 信号接地。如果未将/TRST 接地,将导致运行时引导失败或内存访问失败。此外,因为 SHARC 处理器的该信号已有片上上拉电阻,不建议使用/TRST的下拉电阻。JTAG 系统设计指导请参考 Analog Device JTAG Emulation Technical Reference(EE-68)[1]。
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