发表于：2009/9/9 20:15:27
#0楼
在数字逻辑电路中，由于某些引脚空闲不用，又不能悬空着，通常用一适当的电阻接+vcc（上拉）或地（下拉）。具体使用上拉或下拉要看设计而定，大多不能随意改变。当然电阻本身是没有什么区别的。
上拉电阻：
1、当ttl电路驱动coms电路时，如果ttl电路输出的高电平低于coms电路的最低高电平（一般为3.5v），这时就需要在ttl的输出端接上拉电阻，以提高输出高电平的值。
2、oc门电路必须加上拉电阻，才能使用。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在coms芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑
以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理
对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：
1． 驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。
2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。
3．高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
4．频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成rc延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。
下拉电阻的设定的原则和上拉电阻是一样的。
oc门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100ua,设输出口驱动电流约500ua，标准工作电压是5v，输入口的高低电平门限为0.8v(低于此值为低电平)；2v(高电平门限值)。
选上拉电阻时：
500ua x 8.4k= 4.2即选大于8.4k时输出端能下拉至0.8v以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8v即可。
当输出高电平时，忽略管子的漏电流，两输入口需200ua
200ua x15k=3v即上拉电阻压降为3v，输出口可达到2v，此阻值为最大阻值，再大就拉不到2v了。选10k可用。coms门的可参考74hc系列
设计时管子的漏电流不可忽略，io口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）
在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地
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此篇文章从博客转发
原文地址： Http://blog.gkong.com/more.asp?id=99998&Name=jjj-1216
上拉电阻：
1、当ttl电路驱动coms电路时，如果ttl电路输出的高电平低于coms电路的最低高电平（一般为3.5v），这时就需要在ttl的输出端接上拉电阻，以提高输出高电平的值。
2、oc门电路必须加上拉电阻，才能使用。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在coms芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑
以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理
对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：
1． 驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。
2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。
3．高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
4．频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成rc延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。
下拉电阻的设定的原则和上拉电阻是一样的。
oc门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100ua,设输出口驱动电流约500ua，标准工作电压是5v，输入口的高低电平门限为0.8v(低于此值为低电平)；2v(高电平门限值)。
选上拉电阻时：
500ua x 8.4k= 4.2即选大于8.4k时输出端能下拉至0.8v以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8v即可。
当输出高电平时，忽略管子的漏电流，两输入口需200ua
200ua x15k=3v即上拉电阻压降为3v，输出口可达到2v，此阻值为最大阻值，再大就拉不到2v了。选10k可用。coms门的可参考74hc系列
设计时管子的漏电流不可忽略，io口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）
在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地
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